인텔, 드디어 칼 갈았나? 칩 수율 폭증한 이 기술

제목의 ‘칩 수율’은 연산 칩 자체가 아니라 EMIB 패키징 기판 수율을 뜻한다. 이 수율이 2분기 20~25%에서 최근 약 45%로 뛰었다. 같은 기판 100개를 만들어도 합격품이 25개에서 45개로 늘어난다. 인텔이 TSMC의 대안이 되려면 수율을 더 높여 고객에게 약속한 공급량을 맞춰야 한다.

25%에서 45%는 합격품이 20% 늘었다는 뜻이 아니다

제프리스 분석을 인용한 키포스트 보도에 따르면 인텔의 EMIB 첨단 패키징 기판 수율은 2분기 20~25%에서 최근 약 45%까지 올랐다. 9월 말 목표는 50%다.

수율 차이를 합격 기판 수로 환산하면 더 선명하다. 같은 기판을 100개 만들 때 수율 25%에서는 25개만 다음 공정으로 보낼 수 있다. 수율 45%에서는 45개가 통과한다. 설비 투입량이 같아도 합격품은 20개, 비율로는 80% 늘어난다.

다만 이 수치는 인텔이 공식 실적으로 발표한 값이 아니라 업계 분석을 인용한 보도다. 이 수율 상승으로 어떤 제조 병목이 완화되는지도 봐야 한다.

연산 칩을 생산하고도 AI 가속기를 출하하지 못할 수 있다

AI 가속기에는 큰 연산 칩과 HBM이 한 패키지 안에 들어간다. 두 부품 사이에서 막대한 데이터를 빠르게 주고받으려면 서로 가깝게 놓고 아주 촘촘한 배선으로 연결해야 한다.

TSMC의 CoWoS는 이 연결을 담당한다. 연산 칩을 잘 찍어내도 CoWoS 생산이 밀리면 완성된 AI 가속기의 출하가 늦어진다. AI 반도체 경쟁이 미세공정뿐 아니라 첨단 패키징 생산능력 경쟁이 된 이유다.

패키지가 커질수록 제조 부담도 커진다. 둥근 웨이퍼 위에 큰 사각형을 배치하면 한 장에서 얻는 개수가 줄고 가장자리 손실이 늘어난다. 연산 칩 아래에 까는 넓은 실리콘 인터포저도 같은 제약을 받는다.

EMIB-T는 필요한 곳에만 실리콘을 쓴다

CoWoS-S는 연산 칩과 HBM 아래에 넓은 실리콘 인터포저를 깔고 그 위에 미세 배선을 만든다. 그 아래에는 패키지 전체를 받치고 외부 전원과 신호를 연결하는 기판이 놓인다.

인텔 EMIB는 연결이 필요한 칩 경계 아래에 작은 실리콘 브릿지를 넣는다. 넓은 실리콘 판 전체를 만드는 대신 정밀 연결이 필요한 구간에만 실리콘을 쓰고, 브릿지는 유기 기판 안에 직접 묻는다.

EMIB-T는 여기에 TSV를 더한다. 브릿지를 위아래로 관통하는 전기 통로를 만들어 칩 사이 데이터 연결뿐 아니라 아래쪽에서 전력을 올려보내는 경로까지 확보한다. HBM과 연산 칩이 커질수록 전원 손실과 전압 변동을 관리하기 어려워지기 때문에 전력 공급 경로가 중요해진다.

넓은 인터포저를 없앤 대가는 기판 정밀도다

EMIB-T의 장점은 큰 실리콘 인터포저를 만드는 부담을 줄일 수 있다는 데 있다. 작은 브릿지는 웨이퍼에서 여러 개 만들고, 큰 사각형 패널에 기판을 만들면서 필요한 자리에 넣는다. 그 위에 연산 칩과 HBM을 붙인다.

문제는 작은 브릿지를 기판 안에 정확히 묻는 일이다. 가로와 세로 위치만 맞추면 끝나지 않는다. 브릿지 위 접점과 기판 위 접점에 하나의 칩이 함께 연결되므로 높이까지 맞아야 한다. 브릿지와 기판의 접점 높이가 조금만 달라도 일부 접점이 제대로 닿지 않을 수 있다.

열변형도 수율을 흔든다. 실리콘과 유기 기판은 온도가 오를 때 팽창하는 정도가 다르다. 조립 과정이나 실제 사용 중에 기판이 휘면 접합부에 힘이 걸린다. 인텔이 넓은 인터포저 제조 부담을 줄인 대신 기판 업체가 브릿지 매립과 미세 배선 정렬이라는 어려운 공정을 맡는 구조다.

수율 상승은 공급량과 원가를 동시에 바꾼다

기판 수율이 오르면 같은 설비에서 고객에게 보낼 수 있는 합격품이 늘어난다. 합격 기판 하나를 얻기 위해 버리는 재료와 공정 시간도 줄어든다. 넓은 인터포저를 없애 절감한 비용이 낮은 기판 수율 때문에 상쇄되는 문제도 완화된다.

불량을 언제 발견하느냐도 중요하다. 기판 검사에서 걸러내면 손실은 기판 단계에서 끝난다. 연산 칩과 HBM을 붙인 뒤 불량을 발견하면 비싼 부품까지 함께 잃는다. 기판 수율과 불량을 걸러내는 시점은 완성 AI 가속기의 원가에 영향을 준다.

이 공정은 인텔 혼자 완성할 수 없다. 기판 업체는 브릿지를 기판 안에 통합하고 미세 배선을 연결해야 한다. 인텔은 연결 기술과 설계 규칙, 칩 접합과 완성 패키지 검증을 맡는다. 기판 업체와 인텔이 맡은 공정의 수율과 일정이 맞물려야 고객에게 약속한 물량이 나온다.

인텔의 기회는 미국에서 칩을 완성하는 데 있다

TSMC 애리조나 공장에서 생산된 칩도 첨단 패키징 기반이 부족하면 완성을 위해 다른 지역으로 이동해야 한다. 인텔은 뉴멕시코에 첨단 패키징 생산 기반을 갖고 있다. EMIB-T 양산이 안정되면 미국에서 만든 칩을 미국에서 패키징하는 선택지를 제공할 수 있다.

이 지리적 이점만으로 주문이 생기지는 않는다. 고객은 패키지 설계가 가능한지뿐 아니라 언제 몇 개를 받을 수 있는지 확인한다. 접점 배치와 전원 공급을 설계하고 성능·신뢰성을 검증하는 동안 기판 공급도 안정돼야 한다. 기술 검증을 마치고 생산 일정도 맞춰야 고객 제품이 실제로 출시된다.

TSMC도 CoWoS 생산능력과 미국 첨단 패키징 투자를 확대하고 있다. 인텔이 이 기회를 잡을 시간은 무제한이 아니다. 경쟁사가 미국 생산 기반을 갖추기 전에 외부 고객과 설계·양산 일정을 확정해야 한다.

수율 45%가 곧 고객 주문을 뜻하지는 않는다

수율이 25%에서 45%로 오른다면 EMIB-T 기판 제조의 핵심 병목이 개선되고 있다는 뜻이다. 같은 투입량에서 합격 기판이 80% 늘고, 합격품 하나당 재료비와 공정비가 내려가며, 비싼 연산 칩과 HBM을 붙이기 전에 불량을 걸러낼 여지도 커진다.

그러나 고객이 사는 것은 수율 그래프가 아니라 정해진 날짜에 도착하는 완성 패키지다. 인텔이 TSMC CoWoS의 대안이 되려면 45%를 한 번 기록하는 데서 끝나지 않고 기판 업체와 함께 일정한 품질로 반복 생산해야 한다.

고객의 AI 칩이 EMIB-T를 적용해 예정대로 출시되는지, 그리고 인텔이 약속한 물량을 꾸준히 공급하는지를 확인해야 한다. 수율 상승은 EMIB-T 기판 제조가 진전됐다는 신호다. 결국 수율 상승이 실제 출하량 증가로 이어져야 한다.

자주 묻는 질문